正則時相論理のモデルチェック法の改良と設計検証への適用
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概要
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VLSI技術の進歩に伴い、設計される論理回路が大規模化している現在、設計が正しいことを保証するための形式的検証手法の確立が重要となっている。我々はこれまでに、εフリー正則時相論理(εフリーRTL)を用いた、順序機械の検証手法を示し、これに基づく設計検証システムを作成した。しかし、この方法では設計対象のデータが非常に大きくなるため問題があった、ここではその点を改良した方法を示す。
- 社団法人情報処理学会の論文
- 1990-03-14
著者
-
藤井 寛
Ntt情報通信処理研究所基本アーキテクチャ研究部
-
矢島 脩三
京都大学工学部情報工学教室
-
平石 裕実
京都大学工学部情報工学教室
-
藤井 寛
京都大学工学部情報工学教室
-
濱口 清治
京都大学工学部
-
濱口 清治
大阪大学大学院基礎工学研究科
-
平石 裕実
京都産業大学
-
矢島 脩三
京都大学工学研究科情報工学専攻
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