時間記号シミュレーションについて
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概要
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論理回路のタイミング検証の一手法として、時間記号シミュレーションを新たに提案する。従来の記号シミュレーションが信号値を論理式として扱うのに対し、時間記号シミュレーションは時刻を代数式として扱う。即ち、ゲート遅延や入力の与えられる時刻を変数で表現することによって、その値のばらつきをモデル化し、シミュレーション時刻をこの変数を含む式のままで扱うことにより、精密なタイミング解析を行おうとするものである。本稿では、時間記号シミュレーションのアルゴリズム、時刻を表す式の大小比較や簡単化の手法、及びハザード検出や非同期順序回路の検証への応用について述べる。
- 一般社団法人情報処理学会の論文
- 2001-09-27
著者
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矢島 脩三
京都大学工学部情報工学教室
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石浦 菜岐佐
京都大学工学部情報工学教室
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矢島 脩三
京都大学工学部
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石浦 菜岐佐
京都大学工学部
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石浦 菜岐佐
関西学院大学
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矢島 脩三
京都大学工学研究科情報工学専攻
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