マルチスレッド処理におけるキャッシュ構成方式の検討

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概要

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近年、プロセッサの処理速度と主記憶アクセスレーテンシのギャップがプロセッサの実効性能に与える影響は、極めて大きくなっている。このためにキャッシュメモリが用いられ、プログラムの制御フローが予測可能な場合には、プリフェッチなどの手段でメモリアクセスレーテンシを隠蔽することが可能である。しかし、一般にプログラム制御フローが予測不能な場合には、キャッシュミス時のメモリアクセスレーテンシは隠蔽できない。そこで、マルチスレッド処理[1]によりレーテンシの隠蔽を行なう手法が考えられるが、逆にキャッシュミスが増大して、十分な性能が発揮できない恐れもある。本稿では単一プロセッサ上での、単位時間当りの処理件数を問題とするようなマルチスレッド処理を対象とし、victim cache[2]を含む種々のキャッシュ構成方式の有効性を、シミュレーションにより検討する。
一般社団法人情報処理学会の論文
1995-09-20

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