高基数SRT除算の論理回路実現に基づく回路構成と評価

概要

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SRT除算の基本的な構成は、商の桁の選択を論理回路で行う「論理回路実現」と表を引く事で行う「テーブル実現」に大きく分かれる。論理回路実現では、基数をr、部分剰余をR、除数をD、各重複領域の境界線をkDとすると、rR-kDの符号をみることで商の桁qを選択する。重複領域が存在するためrR-kDの計算は、誤差を含んだ[numerical formula]でよい。kは一般的には生成しやすい重複領域の中心線k=q-1/2をとる。本論文で検討する構成では桁上げ伝搬加算器(CPA)のみが[numerical formula]の速度を決定する。本論文では、kを中心線以外にとることで、CPAを1ビット減らせることを示す。また、論理回路実現とテーブル実現を比較した結果を示す。同じ基数毎に比較した結果、基数4、8、16で各々、54ビットでは速度が3%、5%、6%速くなり、面積が1%、0%、19%大きくなった。114ビットでは速度が4%、8%、9%速くなり、面積が1%、-3%、11%大きくなった。
2002-02-01