DESへの差分電力解析攻撃における参照位置とビット数について
スポンサーリンク
概要
- 論文の詳細を見る
サイドチャンネル解析の一種である差分電力解析(Differential Power Analysis, DPA)は, 暗号デバイスの消費電力を繰り返し測定し統計処理することで秘密情報を推定する手法である.これは強力な攻撃法であるため, 暗号デバイス設計においてDPAに対する耐性の評価は重要である.本論文はDPA耐性評価をより効率よく行うために, 必要なサンプル数を減らし, かつ威力を落とさずにDPAを行うことを目的とする.参照位置を変えてDPAシミュレーションを行った結果, DESの場合ラウンド15からの左入力を参照位置とする方がラウンド16のSboxの出力を参照位置とするよりサンプル数を減らせることを定量的に示した.次に参照値を複数ビット用いることにより, 1ビット用いるものよりも, 同じDPA成功率でより少ないサンプル数を用いてDPAが行えること(同じサンプル数でより強力なDPAが行えること)がわかった.また多数決を行うことによって必要なサンプル数をさらに減らすことができた.
- 社団法人電子情報通信学会の論文
- 2005-11-08
著者
-
阿部 公輝
電気通信大学情報工学科
-
佐々木 明彦
電気通信大学大学院
-
佐々木 明彦
電気通信大学情報工学専攻
-
角石 洋輔
電気通信大学情報工学科
-
阿部 公輝
電気通信大学 情報工学科
-
阿部 公輝
電気通信大学
関連論文
- FPGAを使った論理回路用実験装置
- MinIPSコンピュータシステムによるプロセッサ/コンパイラ/ネットワーク統合実験
- SOPCボードを使ったコンピュータシステムの設計実装およびネットワーク実験への応用
- 画像処理の逐次実行を実装例とした動的再構成可能プロセッサの評価(信号処理LSI,信号処理,LSI,及び一般)
- 分岐命令の分岐成立・不成立の回数に着目した情報フロー追跡(信頼性とセキュリティ,SWoPP佐賀2008-2008年並列/分散/協調処理に関する『佐賀』サマー・ワークショップ)
- Karatsuba 整数乗算器のVLSI設計と評価
- FFT多倍長乗算器のVLSI設計(科学技術計算と数値解析(多倍長科学技術計算の基礎と応用), 平成17年研究部会連合発表会)
- FFT乗算器の最適化実装(アルゴリズム)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会)
- FFT乗算器の最適化実装(アルゴリズム)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- 高速Fourier変換を用いた多倍長乗算器の設計と評価およびVLSIへの実装(信号解析,アルゴリズム,回路設計)
- 高速Fourier変換を用いた多倍長乗算器の設計と評価およびVLSIへの実装(信号解析,アルゴリズム,回路設計)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- 高速 Fourier 変換を用いた多倍長乗算器の設計と評価およびVLSIへの実装
- 分岐方向による予測失敗率の差異を考慮した分岐予測信頼性判定
- マルチコアプロセッサのコアごとのアクセス局所性を利用した共有キャッシュの消費電力削減 (集積回路)
- 分岐方向による予測失敗率の差異を考慮した分岐予測信頼性判定(計算機システム)
- P29 簡易なLED発色装置の製作と色彩教材としての可能性(ポスターセッション,第38回全国大会要旨集)
- スタックベースGCの提案とスクリプト言語Luaにおける評価
- FFT乗算器の最適化実装(アルゴリズム)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- FFT乗算器の最適化実装(アルゴリズム)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- 高速Fourier変換を用いた多倍長乗算器の設計と評価およびVLSIへの実装(信号解析,アルゴリズム,回路設計)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- 高速Fourier変換を用いた多倍長乗算器の設計と評価およびVLSIへの実装(信号解析,アルゴリズム,回路設計)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- インタリーブ型剰余乗算回路の評価(VLSI設計技術とCAD)
- RSA暗号処理における高基数剰余乗算回路
- RSA暗号処理における高基数剰余乗算回路
- 暗号回路への電力差分解析攻撃に対するアルゴリズムレベルでの耐性評価
- DESへの差分電力解析攻撃における参照位置とビット数について
- DESへの差分電力解析攻撃における参照位置とビット数について
- シミュレーションによるDES実装のDPA耐性評価(ブロードバンドモバイル時代における基礎技術)(情報通信サブソサイエティ合同研究会)
- シミュレーションによるDES実装のDPA耐性評価(ブロードバンドモバイル時代における基礎技術)(情報通信サブソサイエティ合同研究会)
- シミュレーションによるDES実装のDPA耐性評価(ブロードバンドモバイル時代における基礎技術)(情報通信サブソサイエティ合同研究会)
- マルチコアプロセッサのコアごとのアクセス局所性を利用した共有キャッシュの消費電力削減
- マルチコアプロセッサのコアごとのアクセス局所性を利用した共有キャッシュの消費電力削減
- 磁気バブルの運動の計算機シミュレーション
- バブル磁区のコンピュータ・シミュレーションと動画の作製
- H.264/AVCにおける高速高精度動き検出法(画像符号化,通信・ストリーム技術、一般)
- 学習論的アプローチによるTCPふくそう制御アルゴリズムの提案と評価(インターネット,通信技術の未来を拓く学生論文)
- パーセプトロン分岐予測器を用いた予測ミスする分岐命令の効率的分離(ARC-4:分岐予測,2008年並列/分散/協調処理に関する『佐賀』サマー・ワークショップ(SWoPP佐賀2008))
- 再構成・拡張可能なプロセッサへのブロック暗号Camelliaの実装
- 攻撃履歴を利用したシグネチャ型IDSのDoS耐性の向上
- ふるまいに着目した未知の亜種ウイルスの識別
- 再構成・拡張可能なプロセッサへのブロック暗号Camelliaの実装
- 攻撃履歴を利用したシグネチャ型IDSのDoS耐性の向上
- ふるまいに着目した未知の亜種ウイルスの識別
- 画像処理の逐次実行を実装例とした動的再構成可能プロセッサの評価(信号処理LSI,信号処理,LSI,及び一般)
- 画像処理の逐次実行を実装例とした動的再構成可能プロセッサの評価(信号処理LSI,信号処理,LSI,及び一般)
- ネットワークのノード集合を分割管理するランダムキー事前分配法(セッションA-11:ネットワーク)
- ネットワークのノード集合を分割管理するランダムキー事前分配法(セッションA-11:ネットワーク)
- 二次元離散ウェーブレット変換の低消費電カアーキテクチャ(ディジタル信号処理)
- ニューラルネットワークモデルを用いたTCPの輻輳制御((フォトニック)IPネットワーク技術,(光)ノード技術,WDM技術,信号処理技術,一般)
- H.264/AVCにおける高速高精度動き検出法(画像符号化,通信・ストリーム技術,一般)
- H.264/AVCにおける高速高精度動き検出法(画像符号化,通信・ストリーム技術,一般)
- CPBP:実行パス履歴を有効に利用する低コスト高精度パーセプトロン分岐予測器
- 衝突確率の予測に基づく無線ネットワークの消費電力低減(無線通信一般)
- 柔軟なプライバシ保護を考慮した分散型位置情報システムの提案(セッション2)
- マルチコアプロセッサのコアごとのアクセス局所性を利用した共有キャッシュの消費電力削減
- マルチコアプロセッサのコアごとのアクセス局所性を利用した共有キャッシュの消費電力削減
- 改ざん検出可能な無歪み画像認証の一手法
- 実行パス履歴を有効に利用する低コスト高精度パーセプトロン分岐予測器(ARC-12 : 投機実行,2007年並列/分散/協調処理に関する『旭川』サマー・ワークショップ(SWoPP旭川2007))
- 暗号回路のFPGA実装における簡易DPA対策
- 暗号回路のFPGA実装における簡易DPA対策
- Karp-Rabin法を用いたシグネチャ型IDSの性能コスト評価(セッション4)
- CCDアルゴリズムを用いた葉の形状の特徴抽出(一般セッション,センシング技術とその応用)
- CCDアルゴリズムを用いた葉の形状の特徴抽出(一般セッション,センシング技術とその応用)
- 学習論的アプローチによるTCPの輻輳制御(トラヒック,一般)
- 複合ランダムキー事前分配法の耐攻撃性評価 (アドホックネットワーク)
- 低コストTCP/IPプロトコルスタックの設計実装と性能評価(ホームネットワーク,FMC,モバイルネットワーク,情報家電ネットワーク及び一般)
- B-6-85 インターネットプロトコルスタックのハードウェア/ソフトウェア協調設計(B-6. ネットワークシステム)
- D-10-1 教育用プロセッサMinIPSの設計誤り検出システム(D-10. ディペンダブルコンピューティング)
- 高基数SRT除算の論理回路実現に基づく回路構成と評価
- 高基数SRT除算の論理回路実現に基づく回路構成と評価
- 実行パスとローカル履歴を重み選択に利用したパーセプトロン分岐予測器(ARC-2:プロセッサアーキテクチャI,2006年並列/分散/強調処理に関する『高知』サマー・ワークショップ(SWoPP 高知2006))
- パーセプトロン分岐予測における冗長入力付加の効果(一般セッションB プロセッサ・アーキテクチャII)
- D-6-5 分岐予測機構の予測精度と面積コスト(D-6. コンピュータシステム)
- A-3-8 低消費電力束データ方式非同期回路のコスト評価(A-3. VLSI設計技術, 基礎・境界)
- 束データ方式非同期回路における低消費電力ハンドシェイクプロコトルの性能及びコスト評価(レイアウト)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会)
- 束データ方式非同期回路における低消費電力ハンドシェイクプロトコルの性能及びコスト評価(レイアウト)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- 束データ方式非同期回路における低消費電力ハンドシェイクプロトコルの性能及びコスト評価(レイアウト)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- 束データ方式非同期回路における低消費電力ハンドシェイクプロトコルの性能及びコスト評価(レイアウト)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- 局所同期型非同期式回路におけるローカルタイミング信号生成回路の低消費電力設計(信号解析,アルゴリズム,回路設計)
- 局所同期型非同期式回路におけるローカルタイミング信号生成回路の低消費電力設計(信号解析,アルゴリズム,回路設計)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- 局所同期型非同期式回路におけるローカルタイミング信号生成回路の低消費電力設計(信号解析,アルゴリズム,回路設計)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- 局所同期型非同期式回路におけるローカルタイミング信号生成回路の低消費電力設計(信号解析,アルゴリズム,回路設計)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- 局所同期型非同期式回路におけるローカルタイミング信号生成回路の低消費電力設計
- FIFO置換方式によるCAMベース世代分割高連想度キャッシュ
- FIFO置換方式によるCAMベース世代分割高連想度キャッシュ
- A-1-6 疑似乱数生成器Mersenne Twisterのハードウェア化(A-1. 回路とシステム, 基礎・境界)
- 疑似乱数生成器Mersenne TwisterのVLSI設計
- URRを用いた浮動小数点乗算回路の設計と評価およびVLSIへの実装
- URRを用いた浮動小数点乗算回路のVLSIへの実装と評価
- URRを用いた浮動小数点乗算回路のVLSIへの実装と評価
- URRを用いた浮動小数点乗算回路のVLSIへの実装と評価
- 学生実験用データ収集システム : トランジスタ回路実験への応用
- A-7-16 スケーラブルなマルチキャスト鍵配布方式の検討(A-7. 情報セキュリティ, 基礎・境界)
- B-19-19 JXTAネットワークに対する動的ピアグループ操作の実装(B-19. ネットワークソフトウェア, 通信2)
- 機能と性能を取捨選択可能なIPsecハードウェア実装(セッション5A 高信頼プラットフォームと暗号要素技術)
- 教育用簡易UDP/IPスタックTinyIPの設計と実装(伝送/中継/トランスポート技術)(インターネットアーキテクチャ技術論文)
- FPGAによるリングオシレータ型真性乱数生成器の性能向上(サービス管理,運用管理技術,セキュリティ管理,及び一般)
- 比較的大きなプログラミング課題のための自動採点システム
- 多線2相式データ表現を用いた非同期式乗算器
- 多線2相式データ表現を用いた非同期式乗算器