インタリーブ型剰余乗算回路の評価(VLSI設計技術とCAD)
スポンサーリンク
概要
- 論文の詳細を見る
公開鍵暗号の暗号化/復号化処理で広く用いられる剰余乗算回路の一つに乗/除算をインタリーブする方法があり, この中でSRT除算に基づく構成法が最も有効である.本論文では, このアルゴリズムにおける有効な二つの実装モデルについて面積/速度のトレードオフを評価した.まず, 高速実装に有効である従来の基数4のSRT除算に基づく剰余乗算回路を更に高基数化した場合を評価した.次に, 小型化を目的とするワード単位のスケーラブルな構成法を提案し評価している.そして, モンゴメリ乗算に基づく構成法と比較し, インタリーブ型乗算回路も有効な選択肢の一つであることを示す.
- 社団法人電子情報通信学会の論文
- 2005-12-01
著者
-
阿部 公輝
電気通信大学情報工学科
-
坂井 修一
東京大学大学院工学系研究科
-
櫻井 隆雄
(株)日立製作所中央研究所
-
葛 毅
東京大学大学院情報理工学系研究科
-
ルォンディン フォン
東京大学大学院情報理工学系研究科
-
阿部 公輝
電気通信大学 情報工学科
-
阿部 公輝
電気通信大学
-
坂井 修一
東京大学大学院 情報理工学系研究科
関連論文
- FPGAを使った論理回路用実験装置
- MinIPSコンピュータシステムによるプロセッサ/コンパイラ/ネットワーク統合実験
- SOPCボードを使ったコンピュータシステムの設計実装およびネットワーク実験への応用
- 画像処理の逐次実行を実装例とした動的再構成可能プロセッサの評価(信号処理LSI,信号処理,LSI,及び一般)
- 2N-7 教養番組のテキスト教材における手順の構造化
- 分岐命令の分岐成立・不成立の回数に着目した情報フロー追跡(信頼性とセキュリティ,SWoPP佐賀2008-2008年並列/分散/協調処理に関する『佐賀』サマー・ワークショップ)
- Karatsuba 整数乗算器のVLSI設計と評価
- FFT多倍長乗算器のVLSI設計(科学技術計算と数値解析(多倍長科学技術計算の基礎と応用), 平成17年研究部会連合発表会)
- FFT乗算器の最適化実装(アルゴリズム)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会)
- FFT乗算器の最適化実装(アルゴリズム)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- 高速Fourier変換を用いた多倍長乗算器の設計と評価およびVLSIへの実装(信号解析,アルゴリズム,回路設計)
- 高速Fourier変換を用いた多倍長乗算器の設計と評価およびVLSIへの実装(信号解析,アルゴリズム,回路設計)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- 高速 Fourier 変換を用いた多倍長乗算器の設計と評価およびVLSIへの実装
- ツインテール・アーキテクチャの改良(ARC-1 : アーキテクチャI,2007年並列/分散/協調処理に関する『旭川』サマー・ワークショップ(SWoPP旭川2007))
- 2レベル・ストライド値予測機構の可能性検討(並列処理)
- 3H-4 ストアキューの拡張によるロードトラフィックの削減方式
- 3H-2 複数パス実行時におけるキャッシュトラフィックの傾向分析
- V_LD_Pアーキテクチャにおけるデータアクセスの軽減手法
- 2H-6 ショート・リブド・データの動的な予測に関する検討
- ALU-NET : VLDPアーキテクチャにおける命令実行機構
- VLDPアーキテクチャにおける実行パス制御方式の検討
- 命令ストリーミング : 複数パスの投機処理に適した命令列構成方式
- VLDPアーキテクチャの性能に関する初期的考察
- 命令ウィンドウの動的最適化
- V_LD_Pアーキテクチャにおける実行パス制御機構
- 分岐方向による予測失敗率の差異を考慮した分岐予測信頼性判定
- 5-2-1 東京大学「情報科学技術戦略コア」(5-2 情報・電気・電子分野の21世紀COE,3プロジェクトの拠点リーダーより)(5.大学での研究プロジェクト : 21世紀COEプログラム)(グローバル化時代の教育と研究)
- ツインテール・アーキテクチャの評価(ARC-1:アーキテクチャ1,2008年並列/分散/協調処理に関する『佐賀』サマー・ワークショップ(SWoPP佐賀2008))
- 耐永久故障FPGAアーキテクチャ(ディペンダブルアーキテクシャ及び仮想化,ディペンダブルコンピューティングシステム及び一般)
- マルチコアプロセッサのコアごとのアクセス局所性を利用した共有キャッシュの消費電力削減 (集積回路)
- 周波数成分の重なり適応処理を用いた複数楽器の音源同定処理
- 特徴量に注目した複数楽器の演奏における音源同定処理
- スレッド投機実行のためのキャッシュコヒーレンシプロトコルの検証(ARC-6: キャッシュ・システム, 2005年並列/分散/協調処理に関する『武雄』サマー・ワークショップ(SWoPP武雄2005)-研究会・連続同時開催-)
- 耐永久故障FPGAアーキテクチャ (ディペンダブルコンピューティング)
- 分岐方向による予測失敗率の差異を考慮した分岐予測信頼性判定(計算機システム)
- スタックベースGCの提案とスクリプト言語Luaにおける評価
- FFT乗算器の最適化実装(アルゴリズム)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- FFT乗算器の最適化実装(アルゴリズム)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- 高速Fourier変換を用いた多倍長乗算器の設計と評価およびVLSIへの実装(信号解析,アルゴリズム,回路設計)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- 高速Fourier変換を用いた多倍長乗算器の設計と評価およびVLSIへの実装(信号解析,アルゴリズム,回路設計)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- インタリーブ型剰余乗算回路の評価(VLSI設計技術とCAD)
- RSA暗号処理における高基数剰余乗算回路
- RSA暗号処理における高基数剰余乗算回路
- 暗号回路への電力差分解析攻撃に対するアルゴリズムレベルでの耐性評価
- DESへの差分電力解析攻撃における参照位置とビット数について
- DESへの差分電力解析攻撃における参照位置とビット数について
- シミュレーションによるDES実装のDPA耐性評価(ブロードバンドモバイル時代における基礎技術)(情報通信サブソサイエティ合同研究会)
- シミュレーションによるDES実装のDPA耐性評価(ブロードバンドモバイル時代における基礎技術)(情報通信サブソサイエティ合同研究会)
- シミュレーションによるDES実装のDPA耐性評価(ブロードバンドモバイル時代における基礎技術)(情報通信サブソサイエティ合同研究会)
- マルチコアプロセッサのコアごとのアクセス局所性を利用した共有キャッシュの消費電力削減
- マルチコアプロセッサのコアごとのアクセス局所性を利用した共有キャッシュの消費電力削減
- 磁気バブルの運動の計算機シミュレーション
- バブル磁区のコンピュータ・シミュレーションと動画の作製
- H.264/AVCにおける高速高精度動き検出法(画像符号化,通信・ストリーム技術、一般)
- 学習論的アプローチによるTCPふくそう制御アルゴリズムの提案と評価(インターネット,通信技術の未来を拓く学生論文)
- パーセプトロン分岐予測器を用いた予測ミスする分岐命令の効率的分離(ARC-4:分岐予測,2008年並列/分散/協調処理に関する『佐賀』サマー・ワークショップ(SWoPP佐賀2008))
- 再構成・拡張可能なプロセッサへのブロック暗号Camelliaの実装
- 攻撃履歴を利用したシグネチャ型IDSのDoS耐性の向上
- ふるまいに着目した未知の亜種ウイルスの識別
- 再構成・拡張可能なプロセッサへのブロック暗号Camelliaの実装
- 攻撃履歴を利用したシグネチャ型IDSのDoS耐性の向上
- ふるまいに着目した未知の亜種ウイルスの識別
- 画像処理の逐次実行を実装例とした動的再構成可能プロセッサの評価(信号処理LSI,信号処理,LSI,及び一般)
- 画像処理の逐次実行を実装例とした動的再構成可能プロセッサの評価(信号処理LSI,信号処理,LSI,及び一般)
- ネットワークのノード集合を分割管理するランダムキー事前分配法(セッションA-11:ネットワーク)
- ネットワークのノード集合を分割管理するランダムキー事前分配法(セッションA-11:ネットワーク)
- 二次元離散ウェーブレット変換の低消費電カアーキテクチャ(ディジタル信号処理)
- ニューラルネットワークモデルを用いたTCPの輻輳制御((フォトニック)IPネットワーク技術,(光)ノード技術,WDM技術,信号処理技術,一般)
- H.264/AVCにおける高速高精度動き検出法(画像符号化,通信・ストリーム技術,一般)
- H.264/AVCにおける高速高精度動き検出法(画像符号化,通信・ストリーム技術,一般)
- CPBP:実行パス履歴を有効に利用する低コスト高精度パーセプトロン分岐予測器
- 衝突確率の予測に基づく無線ネットワークの消費電力低減(無線通信一般)
- 柔軟なプライバシ保護を考慮した分散型位置情報システムの提案(セッション2)
- マルチコアプロセッサのコアごとのアクセス局所性を利用した共有キャッシュの消費電力削減
- マルチコアプロセッサのコアごとのアクセス局所性を利用した共有キャッシュの消費電力削減
- 改ざん検出可能な無歪み画像認証の一手法
- 実行パス履歴を有効に利用する低コスト高精度パーセプトロン分岐予測器(ARC-12 : 投機実行,2007年並列/分散/協調処理に関する『旭川』サマー・ワークショップ(SWoPP旭川2007))
- 暗号回路のFPGA実装における簡易DPA対策
- 暗号回路のFPGA実装における簡易DPA対策
- Karp-Rabin法を用いたシグネチャ型IDSの性能コスト評価(セッション4)
- CCDアルゴリズムを用いた葉の形状の特徴抽出(一般セッション,センシング技術とその応用)
- CCDアルゴリズムを用いた葉の形状の特徴抽出(一般セッション,センシング技術とその応用)
- 学習論的アプローチによるTCPの輻輳制御(トラヒック,一般)
- 複合ランダムキー事前分配法の耐攻撃性評価 (アドホックネットワーク)
- 低コストTCP/IPプロトコルスタックの設計実装と性能評価(ホームネットワーク,FMC,モバイルネットワーク,情報家電ネットワーク及び一般)
- B-6-85 インターネットプロトコルスタックのハードウェア/ソフトウェア協調設計(B-6. ネットワークシステム)
- D-10-1 教育用プロセッサMinIPSの設計誤り検出システム(D-10. ディペンダブルコンピューティング)
- パーセプトロン分岐予測における冗長入力付加の効果(一般セッションB プロセッサ・アーキテクチャII)
- D-6-5 分岐予測機構の予測精度と面積コスト(D-6. コンピュータシステム)
- A-3-8 低消費電力束データ方式非同期回路のコスト評価(A-3. VLSI設計技術, 基礎・境界)
- 束データ方式非同期回路における低消費電力ハンドシェイクプロコトルの性能及びコスト評価(レイアウト)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会)
- 束データ方式非同期回路における低消費電力ハンドシェイクプロトコルの性能及びコスト評価(レイアウト)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- 束データ方式非同期回路における低消費電力ハンドシェイクプロトコルの性能及びコスト評価(レイアウト)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- 束データ方式非同期回路における低消費電力ハンドシェイクプロトコルの性能及びコスト評価(レイアウト)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- 局所同期型非同期式回路におけるローカルタイミング信号生成回路の低消費電力設計(信号解析,アルゴリズム,回路設計)
- 局所同期型非同期式回路におけるローカルタイミング信号生成回路の低消費電力設計(信号解析,アルゴリズム,回路設計)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- 局所同期型非同期式回路におけるローカルタイミング信号生成回路の低消費電力設計(信号解析,アルゴリズム,回路設計)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- 局所同期型非同期式回路におけるローカルタイミング信号生成回路の低消費電力設計(信号解析,アルゴリズム,回路設計)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- 局所同期型非同期式回路におけるローカルタイミング信号生成回路の低消費電力設計
- A-1-6 疑似乱数生成器Mersenne Twisterのハードウェア化(A-1. 回路とシステム, 基礎・境界)