Evolutionary Synthesis of Bit-serial Arithmetic Circuits (特集 システムLSIの設計技術と設計自動化)
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概要
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The authors have proposed a new graph-based evolutionary optimization technique, called "Evolutionary Graph Generation (EGG)", for synthesizing circuit structures. This paper presents an application of EGG to the design of bit-serial data-parallel arithmetic circuits which frequently appear in real-time DSP architectures. The potential of the proposed approach is examined through the synthesis of bit-serial data-parallel adders with multiple operand inputs. A new version of EGG system employ s asymbolic verification technique for fast functional evaluation of circuit structures, and can evolve the optimal 8-operand bit-serial adder within a single evolutionary run of 1.5 hours.
- 一般社団法人情報処理学会の論文
- 2001-04-15
著者
-
Aoki Takafumi
Graduate School Of Information Sciences Tohoku University
-
Higuchi Tatsuo
Graduate School Of Information Sciences And Faculty Of Engineering Tohoku University
-
羽生 貴弘
東北大 電通研
-
Terasaki Toshiki
Graduate School Of Information Sciences Tohoku University
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