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(株)東芝 研究開発センターLSI基盤技術ラボラトリー | 論文
- hp22 nm Node Low Operating Power(LOP)向けSub-10nmゲートCMOS技術(VLSI回路,デバイス技術(高速,低電圧,低電力))
- 窒素高濃度極薄SiON膜のV_改善メカニズム(ゲート絶縁膜,容量膜,機能膜及びメモリ技術)
- CCP-NOLを用いたCPP-GMRスピンバルブ膜(「磁性薄膜作製技術」)
- 窒素の強凝集によるSi(100)窒化膜形成機構
- 高窒素濃度SiON膜のNBTI特性とその窒素起因の劣化メカニズム
- 次世代極薄ゲート酸窒化膜形成技術
- 次世代極薄ゲートシリコン酸窒化膜の実現
- hp22 nm Node Low Operating Power(LOP)向けSub-10nmゲートCMOS技術(VLSI回路,デバイス技術(高速,低電圧,低電力))
- シリコン(110)面pMOSFETにおける反転層容量と低電界移動度特性(ゲートスタック構造の新展開(I),ゲート絶縁膜,容量膜,機能膜及びメモリ技術)
- ヘリウム一貫プロセスによる poly-Si/high-κ 絶縁膜/SiO_2/Si構造のシリサイド化抑制
- TbCoFe/CoFeB垂直磁化膜を用いたMRAM素子におけるスピン注入磁化反転の実証(メモリ技術(DRAM,SRAM,フラッシュ,新規メモリー))
- High-κゲート絶縁膜を有するp-MOSFETにおけるドレイン電流の変動 : ゲート絶縁膜中トラップによる単一正孔の捕獲・放出の影響(低電圧/低消費電力技術,新デバイス・回路とその応用)
- High-κゲート絶縁膜を有するp-MOSFETにおけるドレイン電流の変動 : ゲート絶縁膜中トラップによる単一正孔の捕獲・放出の影響(低電圧/低消費電力技術,新デバイス・回路とその応用)
- 10nm以下の極薄膜ダブルゲートSOI p-FETにおける高移動度の実証 : 軽い正孔バンドの役割と一軸性応力エンジニアリングとの整合性(IEDM(先端CMOSデバイス・プロセス技術))
- シリコン(100)及び(110)面上CMOSFETのひずみによる高電界キャリア速度変調
- 歪み技術による (100) および (110) トランジスタの性能向上戦略
- High-k及びSiO_2ゲート絶縁膜を有するMOSFETにおける低電界移動度と高電界キャリア速度の関係(IEDM(先端CMOSデバイス・プロセス技術))
- ACストレス下のNBTIに及ぼす極薄SiON膜中窒素プロファイルの影響
- トライゲートナノワイヤMOSFETの短チャネル移動度解析とStress Memorization Technique (SMT)による性能向上(IEDM特集(先端CMOSデバイス・プロセス技術))
- セキュリティネットワークを支える物理乱数生成技術[IV] : 先端半導体デバイスを用いた物理乱数生成回路
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