Split-output Latchを用いたSemi-static TSPC DFFの提案と評価(論理設計1,システムオンシリコンを支える設計技術)

概要

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DFFはスタンダードセル部における占有面積,消費電力が大きく,その高性能化はチップ全体の性能に大きく貢献する.TSPC(True-single-phase clocking)を実現したセミスティック構成の回路として,高性能セミスタティックTSPC DFFが提案されている.このDFFは従来のスタティックDFFと比較して大幅な性能向上を得られるが,NMOSトランジスタとPMOSトランジスタの数が異なるため,集積度を落とさずにレイアウトすることが困難という問題がある.本稿では,高性能セミスタティックTSPC DFFの問題点を解決する回路構成として,マスターラッチにSplit-output Latchを用いることでNMOSトランジスタとPMOSトランジスタの数を均等化しレイアウト効率を高める回路構成を2手法,すなわち,1)動作速度重視の回路構成と2)電力重視の回路構成を提案する.提案手法を0.18μm CMOSプロセスで設計し評価を行った結果,1)の速度重視の構成では,従来のDFFと比較して同等の電力で動作速度が5%向上できることが明らかとなった.また,2)の電力重視の構成では,動作速度は従来のDFFと同等であるが,消費電力を25%削減可能であることが明らかとなった.
社団法人電子情報通信学会の論文
2011-02-23