可変段数パイプラインプロセッサのチップ試作と評価
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概要
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近年,モバイル端末等の高性能化に伴う消費エネルギーの増大が問題となっており,低消費エネルギーと高性能の両立が要求されている.そこで我々は,低消費エネルギーと高性能を両立する手法として可変段数パイプラインアーキテクチャ (VSP;Variable Stages Pipeline) を提案している.VSP はパイプラインレジスタに LDS-cell という特殊なセルを導入し,パイプライン段数を動的に変化させることで実行時間を削減すると同時に,ステージ統合によって増加する組合せ回路内のグリッチを削減することで低消費エネルギーと高性能の両立を目指す手法である.本稿では VSP プロセッサのチップを試作し,試作チップの電力評価を行うことで VSP の有用性を示す.評価の結果,VSP プロセッサは従来手法と比較して 13% 消費エネルギーを削減できることが明らかとなった.
- 2010-07-27
著者
-
佐々木 敬泰
三重大学大学院工学研究科
-
大野 和彦
三重大学大学院工学研究科
-
近藤 利夫
三重大学大学院工学研究科
-
中林 智之
三重大学工学部
-
中林 智之
三重大学大学院工学研究科情報工学専攻
-
中林 智之
三重大学大学院工学研究科
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