可変段数パイプラインアーキテクチャ(VSP)の更なる低消費電力化手法の提案とLSI設計(コンピュータシステム技術,先端的コンピュータシステム技術及び一般)
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概要
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近年,モバイル端末等の高性能化に伴う消費電力の増加が問題となっており,低消費エネルギーと高性能の両立が要求されている.そこで我々は,低消費エネルギー化手法の一つとして可変段数パイプラインアーキテクチャ(VSP; Variable Stages Pipeline)を提案している.VSPはパイプラインレジスタにLDS-cellという特殊なセルを導入することでパイプライン段数を動的に変化させ実行時間を削減すると同時に,ステージ統合時に増加する組合せ回路内のグリッチを削減することで低消費エネルギーと高性能の両立を目指す手法である.しかし,従来のLDS-cellは単純なマスタースレーブ型DFFを用いているため,消費エネルギーの低減が十分とはいえなかった、そこで,本稿では高性能セミスタティックTSPC(True-single-phase clocking)DFF技術を用いたLDS-cellの提案,および実装を行う.更に実装したLDS-cellを用いてVSPプロセッサを設計し,その評価を行った.提案手法を詳細設計し,評価したところ,従来のVSPと比較して低電力モードにおいて平均9%程度消費エネルギーを削減できた.また,本稿では現在ROHM0.18um CMOSプロセスにて試作をしているVSPプロセッサについても述べる.
- 社団法人電子情報通信学会の論文
- 2008-10-24
著者
-
佐々木 敬泰
三重大学大学院工学研究科
-
大野 和彦
三重大学大学院工学研究科
-
近藤 利夫
三重大学大学院工学研究科
-
中林 智之
三重大学工学部
-
佐々木 敬泰
三重大学工学部
-
近藤 利夫
三重大学工学部
-
中林 智之
三重大学大学院工学研究科情報工学専攻
-
大野 和彦
三重大学工学部
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