VSPプロセッサ用パイプラインレジスタ(LDS-cell)の低電力化手法の提案と評価
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概要
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近年,モバイル端末等の高性能化に伴う消費エネルギーの増大が問題となっており,低消費エネルギーと高性能の両立が要求されている.そこで我々は,低消費エネルギーと高性能を両立する手法として可変段数パイプラインアーキテクチャ (VSP;Variable Stages Pipeline) を提案している.VSP はパイプラインレジスタに LDS-cell という特殊なセルを導入し,パイプライン段数を動的に変化させることで実行時間を削減すると同時に,ステージ統合によって増加する組合せ回路内のグリッチを削減することで低消費エネルギーと高性能の両立を目指す手法である.しかし,LDS-cell は特殊な構成の DFF で,一般的な高性能 DFF や低電力 DFF を容易に LDS-cell に適用することはできない.そのため従来の VSP では LDS-cell のベースに単純な構成のマスタースレーブ型DFFを使用しており,低電力化が十分とはいえなかった.そこで,本稿では高性能セミスタティック TSPC (True-single-phase clocking) DFF 技術を用いて LDS-cell を設計することで VSP の低電力化を目指す.本稿ではさらに,細粒度クロックゲーティングを適用することで VSP を低電力化する手法を提案する.これら 2 つの手法を併用することにより,従来の VSP と比較して低電力モードにおいて消費エネルギーを平均 11% 削減できた.
- 一般社団法人情報処理学会の論文
- 2009-07-28
著者
-
佐々木 敬泰
三重大学大学院工学研究科
-
大野 和彦
三重大学大学院工学研究科
-
近藤 利夫
三重大学大学院工学研究科
-
中林 智之
三重大学工学部
-
中林 智之
三重大学大学院工学研究科情報工学専攻
-
中林 智之
三重大学大学院工学研究科
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