高性能と低消費電力を両立する可変パイプライン構造の再構成デバイスへの適用(ARC-3:アーキテクチャ2,2008年並列/分散/協調処理に関する『佐賀』サマー・ワークショップ(SWoPP佐賀2008))
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概要
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近年,モバイルコンピューティングからハイパフォーマンスコンピューティングに至るまで,幅広い分野において低消費エネルギーと高性能の両立が要求されおり,様々な手法が検討されている.著者らはその一手法として可変パイプライン段数アーキテクチャ(VSP)を提案している.VSP (Variable Stages Pipeline)はパイプライン段数を動的に変化させ,同時にグリッチの緩和を行うことで,高性能と低消費電力の両立を実現できる.本稿では,このVSPの再構成デバイスへの適用を試みる.再構成デバイスはASICと比べ製造コスト的にも安価であり,最先端半導体プロセス技術によりトランジスタの集積度も向上しつつあるため,その使用範囲は拡大してきている.VSPの要素技術であるLDS-Cell (Latch-DFF-Selector Cell)は,グリッチの緩和のためにその動作をD-FFまたはD-Latchとして切り替えるが,低電力化のため特殊な構成になっており,再構成デバイスを用いて効率的にVSPをマッピングするのは困難である.そこでLDS-Cellを再構成デバイスに直接組み込むことによりVSPを適用可能にし,評価を行い,再構成デバイスへのVSPの適用の有効性を示す.
- 一般社団法人情報処理学会の論文
- 2008-07-29
著者
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