イン・オーダ・パイプラインに適した可変パイプライン段数プロセッサ制御機構の実装と評価

概要

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近年,モバイル端末等の高性能化に伴う消費電力の増大が問題となっており,低消費電力と高性能の両立が要求されている.そこで著者らは,その要求を両立する手法として可変パイプライン段数アーキテクチャ (VSP;Variable Stages Pipeline) を提案している.VSP はプロセッサにかかる負荷に応じてパイプライン段数を動的に変更することで低消費電力と高性能の両立を目指す手法である.VSP の最適なパイプライン段数を予測するコントローラとして,著者らはメモリアクセスに着目したコントローラを提案している.しかし,このコントローラは Out-of-Order 実行型プロセッサへの適用を想定した手法であり,In-Order 実行型プロセッサに実装したときの有効性の評価が行われていない.また,プロセッサシミュレータ SimpleScalar を用いて評価を行っていたため,詳細な電力評価が行われていなかった.そこで本稿では,In-Order 実行型プロセッサに適した VSP コントローラを検討した上で,ハードウェア実装を行い,その有効性を明らかにする.評価の結果,提案するコントローラを実装するために必要なハードウェア規模は,プロセッサの 1% 程度と非常に小規模で,電力遅延積を最大を 7% 改善できることが明らかとなった.
2011-07-20