可変パイプライン段数プロセッサの段数切替えスケジューラの設計と評価(ARC-3:アーキテクチャ2,2008年並列/分散/協調処理に関する『佐賀』サマー・ワークショップ(SWoPP佐賀2008))
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概要
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近年,モバイルプロセッサでは,プロセッサの性能向上に伴う消費エネルギーの増加が問題となってきており,低消費エネルギーと高性能の両立が要求されている.そのため,様々な低電力化手法が提案されている.その一つとして著者らは可変パイプライン段数アーキテクチャ(VSP:Variable Stages Pipeline)を提案している.VSPはパイプラインステージ統合(PSU:Pipeline Stage Unification)と同様,パイプライン段数を動的に変更するアーキテクチャであり,現在主流となっている消費電力削減手法であるDynamic Voltage Scaling (DVS)よりも消費エネルギーを削減可能であることが示されている.しかし,従来のVSPは実行時に最適なパイプライン段数を決めるスケジューラが実装されていないという問題があった.そこで,本稿ではVSPを実用化する上で不可欠となるパイプライン段数切換えスケジューラを作成し,評価を行った.本稿で実装したスケジューラは,プロセッサの負荷に応じて,低消費エネルギーかつ高性能を両立するようにパイプライン段数を変更するよう制御を行うものである.このスケジューラをVSPに組み込み評価を行った結果,パイプライン段数の少ない低消費電力向けプロセッサと比較し,電力遅延積において約2割の改善率が得られた.
- 2008-07-29
著者
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