Multi-stacked 1G cell/layer pipe-shaped BiCS flash memory (集積回路)
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概要
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大容量、低ビットコストのメモリデバイス実用化の第一歩として、3次元構造を持つメモリ素子を使ったパイプ型BiCSフラッシュメモリのテストチップを試作した。本テストチップは、60nmルールの加工技術を用いたメモリセルを16層積層しており、さらに、多値動作(2bit/cell)を可能にすることで、32Gbitのメモリ容量を持つ。積層化と多値化により、1bitあたりの実効セル面積として0.00082um^2を実現した。
- 2010-04-15
著者
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前田 高志
株式会社東芝セミコンダクター社半導体研究開発センター
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板垣 清太郎
株式会社東芝セミコンダクター社半導体研究開発センター
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菱田 智雄
株式会社東芝セミコンダクター社半導体研究開発センター
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勝又 竜太
株式会社東芝セミコンダクター社半導体研究開発センター
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鬼頭 傑
株式会社東芝セミコンダクター社半導体研究開発センター
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福住 嘉晃
株式会社東芝セミコンダクター社半導体研究開発センター
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木藤 大
株式会社東芝セミコンダクター社半導体研究開発センター
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田中 啓安
株式会社東芝セミコンダクター社半導体研究開発センター
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小森 陽介
株式会社東芝セミコンダクター社半導体研究開発センター
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石月 恵
株式会社東芝セミコンダクター社半導体研究開発センター
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松並 絢也
株式会社東芝セミコンダクター社半導体研究開発センター
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藤原 友子
株式会社東芝セミコンダクター社半導体研究開発センター
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青地 英明
株式会社東芝セミコンダクター社半導体研究開発センター
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岩田 佳久
株式会社東芝セミコンダクター社半導体研究開発センター
-
渡辺 陽二
株式会社東芝セミコンダクター社半導体研究開発センター
-
渡辺 陽二
(株)東芝半導体研究開発センター
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田中 啓安
株式会社東芝 セミコンダクター社 半導体研究開発センター
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岩田 佳久
株式会社東芝 セミコンダクター社 半導体研究開発センター
-
藤原 友子
株式会社東芝 セミコンダクター社 半導体研究開発センター
-
前田 高志
株式会社東芝 セミコンダクター社 半導体研究開発センター
-
板垣 清太郎
株式会社東芝 セミコンダクター社 半導体研究開発センター
-
渡辺 陽二
株式会社東芝 セミコンダクター社 半導体研究開発センター
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