ネットワーキング向きイベント駆動型チップマルチプロセッサCUE-v3の性能予測(プロセッサアーキテクチャ)
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概要
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著者らは,データ駆動・制御駆動スレッドを命令レベルで同時・多重処理し,データ駆動方式の多重処理性を維持しつつ,時間・順序依存処理に不可避となるインライン処理能力を改善したネットワーキング向きハイブリッドプロセッサCUE-v2のVLSI試作を行ってきた.現在,このCUE-v2を基にし,低レイテンシのスレッド起動命令を拡張したイベント駆動型チップマルチプロセッサCUE-v3の開発を進めている.本論文では, CUE-v3によって達成される性能を, HDLシミュレータを用いたRTLシミュレーションによって予測する.まず,CUE-v2の特徴とそのチップマルテプロセッサCUE-v3について述べる.次に本論文におけるシミュレーション手法について説明し,MPLS(Multi-Protocol Label Switching)のヘッダ処理をベンチマークプログラムとして取り上げ, CUE-v2の性能をその実時間多重実行におけるターンアラウンドタイム,多重度のパラメータとして考察した.その結果,CUE-v2は5多重程度までターンアラウンドタイムを一定に維持した実時間多重処理を実現することが確認された.最後にCUE-v3についても,その低レイテンシプロセッサ間通信を生かしたチップマルチプロセッサ構成によって,スケーラブルにスループットを向上可能であることを示す.
- 一般社団法人情報処理学会の論文
- 2007-08-15
著者
-
西川 博昭
筑波大学大学院システム情報工学研究科
-
冨安 洋史
筑波大学大学院システム情報工学研究科
-
富安 洋史
筑波大学大学院システム情報工学研究科
-
岡本 政信
筑波大学大学院システム情報工学研究科コンピュータサイエンス専攻
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