オンチップマルチプロセッサ型データ駆動アーキテクチャの評価手法とその実験的検討

概要

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筆者らは, VLSI向きアーキテクチャとして, 自己同期式エラスティックパイプラインによる動的データ駆動プロセッサのオンチップマルチプロセッサシステムを研究している.これまでの研究で, パケットの待ちが生じない定常的なデータ流量を維持するパイプライン構成が, 性能向上における課題となっている.この解決には, パイプライン構成をチューニングできるプロトタイピング環境が不可欠である.本論文は, プロセッサアーキテクチャのエミュレーション環境の実現に向け, パイプライン上のパケット流を決定する転送制御機構間の通信タイミングの模擬を取り上げ, 動的データ駆動プロセッサの細粒度並列処理を活用した実現法を提案している.本手法では, エミュレーションの高効率化のため, パイプライン上の個々のパケットについて, パケットを処理・転送するデータパスとパケット転送を制御するタイミングパスとを可能な限り並列に評価している.本論文では, 本手法の高い並列処理性, および, オーバヘッドのない細粒度並列処理とプロセッサ通信から得られるスケーラビリティを実験的検討を通じて明らかにする.さらに, 具体的なアプリケーションを対象としたエミュレーションを通じて, 対話的なプロトタイピング環境に望まれる適切な応答時間を実現可能なことを示している.
一般社団法人情報処理学会の論文
2001-08-15

オンチップマルチプロセッサ型データ駆動アーキテクチャの評価手法とその実験的検討

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