100MHz,500Kゲート,3.3V動作0.5μmCMOSゲートアレイ
スポンサーリンク
概要
- 論文の詳細を見る
0.5μmCMOS3層メタルプロセス技術を用い、3.3V動作のゲートアレイHG72G, Eシリーズを製品化した。2入力2段積み方式を採用し、ランダムロジック時に最大500Kゲートまで構成できるマスタチップに、LVTTL,LVCMOS,及びGTLのインターフェイスが対応できる構成とした。システムクロック100MHzのアプリケーションに対応する為に、スピードが、標準負荷時に200psecの内部ゲートと埋め込み型のメモリとPLLが内蔵できる様にした。
- 社団法人電子情報通信学会の論文
- 1994-09-21
著者
-
西尾 洋二
エルピーダメモリ株式会社
-
栗田 公三郎
日立製作所 デバイス開発センタ
-
栗田 公三郎
日立製作所デバイス開発センタ
-
柴田 学
日立製作所半導体事業部
-
能登 隆行
日立製作所半導体事業部
-
加藤 和雄
日立製作所半導体事業部
-
西尾 洋二
日立製作所日立研究所
-
関 光穂
日立製作所日立研究所
-
小野 健
日立マイコンシステム
-
小池 勝則
日立エンジニアリング
関連論文
- 実メモリモジュールを模擬したテスト基板におけるDDR2-SDRAMのVrefノイズ許容値の測定手法(チップ・パッケージ・ボードにおけるパワーインテグリティの設計評価,LSIシステムの実装・モジュール化・インタフェース技術、テスト技術、一般)
- 大規模ゲートアレイ用高速自動配線手法
- 35.8GB/sの内部メモリバンド幅をもつ16MBキャッシュDRAM LSI
- ED2000-117 / SDM2000-99 / ICD2000-53 閾値切り替え技術を用いた450MHz64ビットRISCプロセッサ
- C-12-19 0.5-2.8GHz動作の電源ノイズ感度を低減したCMOSプロセッサ用PLL
- A 750MHz 144Mb Cache DRAM LSI with Speed Scalable Design and Programmable at-speed Function-Array BIST(VSLI一般(ISSCC'03関連特集))
- 実メモリモジュールを模擬したテスト基板におけるDDR2-SDRAMのVrefノイズ許容値の測定手法(チップ・パッケージ・ボードにおけるパワーインテグリティの設計評価,LSIシステムの実装・モジュール化・インタフェース技術、テスト技術、一般)
- ED2000-117 / SDM2000-99 / ICD2000-53 閾値切り替え技術を用いた450MHz64ビットRISCプロセッサ
- ED2000-117 / SDM2000-99 / ICD2000-53 閾値切り替え技術を用いた450MHz64ビットRISCプロセッサ
- 100MHz,500Kゲート,3.3V動作0.5μmCMOSゲートアレイ
- DRAM電源系マクロモデルを使ったパッケージ設計手法の開発(LSIシステムの実装・モジュール化・インタフェース技術, テスト技術)
- DRAM電源系マクロモデルを使ったパッケージ設計手法の開発(LSIシステムの実装・モジュール化・インタフェース技術, テスト技術)
- ゲートアレイ用レイアウトCADシステム
- 大規模ゲートアレイ用自動配置プログラム