大規模ゲートアレイ用高速自動配線手法

概要

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ゲートアレイは、顧客仕様のLSIが短期に供給できる特長を持ち、最近ではかなり大規模なものやメモリを搭載したものが市販されている。このため、自動設計技術の高度化が不可欠であり、論理セルの配置配線を行う実装設計に関しても数多くの技法が発表されている。ゲートアレイのレイアウトモデルを図1に示す。一般に、ゲートアレイは内部セル列と配線チャネルから成る内部配線領域とその周辺に配置されたI/Oセルから構成される。内部セル列は、高さが一定で長さの可変な矩形でその上下辺に端子を持つ論理セルから構成され、一定長の水平列を成している。また、配線チャネルはあらかじめ与えられた本数で固定となっている。ゲートアレイの配線設計は一般に、図2に示すような概略配線と詳細配線の2段階で行われる。概略配線は、内部配線領域を配線格子に沿って、端子を含む適当な大きさのスペースに分割し、どのスペースを通って信号を配線するかというおおまかな経路を決定するものであり、詳細配線は、配線チャネル単位に最終的な配線経路を決定するものである。本文では、概略配線アルゴリズムとして、マンハッタン配線法,線分探索法を利用し、分割スペース内に埋込まれた端子間を折曲り2回以内で配線するMALCH法を,詳細配線アルゴリズムとして、"Greedy Channel Router"を拡張したカラム・スキャン法を提案する。両者とも非常に高速なアルゴリズムであり、メタル2層の一括配線手法として大規模なゲートアレイに適用することができる。
社団法人情報処理学会の論文
1986-10-01

大規模ゲートアレイ用高速自動配線手法

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