80MOPS高速/低消費電力16ビットDSP
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概要
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本報告では、16ビットディジタルシグナルプロセッサ(DSP)に搭載した積和演算器について述べる。この積和演算器は、冗長2進数乗算器及び可変パイプライン構造を採用することにより、従来のものに比べ消費電力に関して9.8%、演算速度に関して24%の改善を行った。さらに倍速積和演算機構により、倍の処理性能を69%の消費電力増加で実現することができた。本チップは0.5μm2層メタルCMOSプロセスを用いて試作され、倍速積和演算実行時におけるピーク性能として80MOPSを達成した。
- 社団法人電子情報通信学会の論文
- 1995-08-25
著者
-
山崎 雅之
松下電器産業(株)戦略半導体開発センター
-
鈴木 秀俊
松下通信工業(株)テレコム研究所
-
上田 勝彦
松下電器産業
-
岡本 稔
松下電器産業(株)半導体研究センター
-
石川 利広
松下通信工業テレコム研究所
-
蕪尾 英之
松下電器産業(株)半導体研究センター
-
田中 功
松下電器産業(株)半導体研究センター
-
八十島 広至
松下電器産業(株)半導体研究センター
-
丸井 信一
松下電器産業(株)半導体研究センター
-
杉村 敏夫
松下電器産業(株)半導体研究センター
-
旭 竜一
松下電子工業(株)LSI開発センター
-
石川 利広
松下通信工業(株)テレコム研究所
-
上田 勝彦
奈良工業高等専門学校専攻科 電子情報工学専攻
-
蕪尾 英之
松下電器産業
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