FD-SOI MOSFETのしきい値電圧のばらつきに関する考察(VLSI回路, デバイス技術(高速, 低電圧, 低電力))
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概要
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FD(Fully-Depleted)SOI(Silicon on Insulator)プロセスにより作製されたMOSFETのしきい値電圧の研究を行った. Floating-Body構造のMOSFETの場合,しきい値電圧は素子への電圧印加条件により,大きなゲート面積を持つ素子でも大きなばらつきを示す.本研究ではこのばらつきの傾向を調べ,その発生原因についての考察を行った.しきい値電圧のばらつきを調べるにあたっては,同一チップ内からゲート寸法(L=0.2-1.8um, W=0.9-9.0um),ボディ構造の異なる50種類のMOSFETについて,それぞれ255個のMOSFETを測定した.
- 社団法人電子情報通信学会の論文
- 2003-08-14
著者
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