A Partitioning-based Logic Optimization Method for Large Scale Circuits with Boolean Matrix

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概要

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本論文では大規模回路の論理最適化を行なうために、回路を分割し、分割された各部分回路に論理最適化を適用する手法を提案する。この論理分割は回路の入力のブール代数表現と、ブール代数行列からの長方形抽出に基づいて行なわれる。この結果、分割された部分回路内では共通な遷移的入力を多く持ち、他の部分回路とは極力共通な遷移的入力を持たないように回路が分割される。この分割手法を使って回路分割を行ない、各分割回路に論理最適化を適用することにより、回路全体への論理最適化と同等以上の結果を短時間で得ることが可能となる。計算機実験の結果、10000ゲート規模の回路に対して全体回路の最適化と同等以上の結果を1/20の計算時間で得ることを確認した。
1995-07-21

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