拡張ペトリネットを用いた並列演算器のHDL自動生成とFPGAへの実装
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概要
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拡張ペトリネットを用いて並列演算ハードウェアをモデル化し, その後ハードウェア記述言語(HDL)へ変換することで, ゲートアレイ(FPGA)への実装を行う.このために, 拡張ペトリネットからHDLへの変換方法について検討した.HDLレベルでは論理検証やゼロ遅延でのタイミング検証を行う.FPGAレベルでは実デバイスでの遅延情報を用いたタイミングや動作速度の検証を行う.提案する新しい手法により, パイプラインおよび並列動作の正当性を検証し設計時における信頼性を確保することが本研究の主眼である.
- 一般社団法人電子情報通信学会の論文
- 1998-04-17
著者
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