全並列型A/D変換器における差動化による精度改善

スポンサーリンク

概要

論文の詳細を見る
現在、高速A/D変換器(ADC)を実現する手法として全並列型が主に用いられている。高速ADCを実現する場合、gm、素子精度、雑音特性等の面からバイポーラ/BiCMOS素子を用いる方が有利であるが、バイポーラ素子のペース電流による信号歪は無視できない。全並列型ADCにおいては、比較器の入力電流となるペース電流の影響で、ADCの直線性が劣化する。また、近年のLSIの低電圧化の流れにより、低電圧・高速ADCの報告がみられてきている。低電圧ADCにおいて、処理する信号振幅がシングル・エンドの1/2である点から、フル差動構成による信号処理が有利である。今回、比較器の入力電流の影響による、シングル・エンド、フル差動全並列型ADCの直線性を比較したので、以下に述べる。
社団法人電子情報通信学会の論文
1996-03-11

著者

関連論文

もっと見る

スポンサーリンク