ディジタル回路上の誘起雑音信号と誤動作機構の実験的検討

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概要

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ディジタル信号に重畳するノイズ電圧レベルがノイズマージンを超えないときでも、ノイズによるスイッチングタイミングのずれにより、出力にジッタが発生する。高速ディジタル回路の場合、これが誤動作の原因となる可能性がある。本稿では1MHzのクロック信号にノイズとして20MHz〜400MHzの正弦波を重畳して出力信号のタイミングのずれを測定した。測定対象は、高速CMOSの74HC04もしくは74AC04によって構成した回路である。その結果、74HC04、74AC04共に80MHz〜220MHzの間の特定の周波数でタイミングのずれが極大値を持つことが分かった。これは回路特性によってイミュニティの低下する特定のノイズ周波数があることを示唆している。
社団法人電子情報通信学会の論文
1994-06-03

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