自律再構成可能な格子結合型マルチプロセッサシステムのハードウェア構成

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概要

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近年, 大規模な計算を高速に処理するために, 多数のProcessing Elemet(PE)を相互結合網で接続した超並列計算機に関する研究が盛んに行われている.超並列計算機には多数のプロセッサが存在する.プロセッサの故障回避を考慮したシステムのフォールトトレランスが重要な問題である.超並列計算機の一つである格子結合型マルチプロセッサのプロセッサ故障回避として, トラックとスイッチを用いた再構成手法がいくつか提案されている.しかし, 従来の再構成手法はアルゴリズムの解析に重点がおかれたシミュレーション評価に留まっており, ハードウェアへの実装については考慮されていない.本稿では, 自律再構成が可能な格子結合型マルチプロセッサシステムのハードウェア実装について検討する.また, 自律再構成が可能な格子結合型マルチプロセッサシステムの再構成時間, 冗長な回路量について検討し, FPGA上に実装した場合の評価を行う.
1998-12-10

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