ロード先行実行機構によるデータプリフェッチ
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概要
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分散共有メモリを用いた並列計算機は,既存のプログラムを大きく変更することなく,並列化のメリットを得られることから,注目されている.しかし,並列計算機システムの大規模化と,要素プロセッサの高速化に伴い,メモリアクセス遅延か性能に大きく影響するようになってきた.これを解決する方法としてデータのプリフェッチを行なう命令を前もって発行する方法が提案されており,アクセス遅延の隠蔽に有効である.しかしプリフェッチ命令の実行に伴うオーバーヘッドが無視できない場合がある.この問題を解決する1手法として筆者らは並列計算機上の各プロセッサにロード命令を先取り実行するユニットを設け,自動的にプリフェッチを行なう機構を提案したが,当機構が最大の効果を発揮するためには,分岐における当機構の動作が重要になる.本稿では,分岐命令フェッチ時の当機構の動作について検討するとともに高位論理合成システムPARTHNON上に本方式を構築し分岐時の動作を検証する.
- 一般社団法人情報処理学会の論文
- 1995-08-23
著者
-
岡本 秀輔
電気通信大学大学院情報システム学研究科
-
中済 光昭
電気通信大学情報システム学研究科
-
堀口 進
北陸先端科学技術大学院大学 情報科学研究科
-
曽和 将容
電気通信大学
-
中済 光昭
駒澤大学 経済学部
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