マルチプロセッサチップを想定した並列計算機テストベットATTEMPT-1 : キャッシュの実装

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概要

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• 我々はマルチプロセッサチップを念頭に置いた主記憶との転送を最小化するキャッシュプロトコルを提案し、並列計算機テストベットATTEMPT-1上で実装を行なっている。様々なプロトコルについて評価を取るため、キャッシュの制御は、ハードウェア記述言語を用いて記述され、書き替え可能なFPGA上に実装されている。本報告では、このキャッシュおよび同期機構の実装の詳細について述べる。

• 一般社団法人情報処理学会の論文
• 1995-03-15

著者

• 天野 英晴

  慶應義塾大学大学院理工学研究科

• 天野 英晴

  慶應義塾大学

• 寺澤 卓也

  東京工科大学メディア学部

• 井上 敬介

  (株)ソニーコンピュータサイエンス研究所

• 寺沢 卓也

  慶應義塾大学理工学部

• 寺澤 卓也

  東京工科大学情報通信工学科

• 井上 敬介

  慶應義塾大学理工学部

• 黒澤 飛斗矢

  慶應義塾大学理工学部

• 黒澤 飛斗矢

  慶應塾大学理工学部:(現)三菱電機株式会社

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