マルチプロセッサチップを想定した並列計算機テストベッドATTEMPT-1 : 概要

概要

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バス結合型マルチプロセッサは、安価に小規模の並列計算機を構成する方法として注目され、商用機も普及している。現在のバス結合型マルチプロセッサの多くは、バスの混雑と遅延を縮小するため、各プロセッサにスヌープキャッシュを装備しており、プロセッサとキャッシュを搭載したプロセッサボードが、バックプレーン上の共有バスを介して共有メモリボードに接続された構成になっている。しかし、デバイス技術と実装技術の発達に伴い、近い将来、バス結合型マルチプロセッサの実装形態は大きく変化する可能性がある。WSI(Wafer Scale Integration)技術の進展を考えると、1チップ上に32bit程度の既に技術の確立されたRISCプロセッサとキャッシュが複数個実現されることが予想される。我々は現在、このようなチップの検討を含め、様々な並列処理研究を行なうためのテストベッドとしてATTEMPT-1というプロトタイプを実装している。本稿では、マルチプロセッサチップの構想とATTEMPT-1の概要について報告する。
一般社団法人情報処理学会の論文
1995-03-15