時間カロリー記号論理シミュレーションにおける遅延モデルの拡張
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概要
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論理回路のタイミング検証の一手法として、我々は時間記号論理シミュレーションを提案している。以前に提案した時間記号論理シミュレーションでは、ゲートの遅延モデルとして標準遅延モデルを用いていた。しかし、正確なタイミング検証を行うという観点から考えると、より現実に近い遅延モデルを用いるのが望ましい。そこで、本稿ではは立上り/立下り遅延等の種々の遅延モデルを用いた時間記号論理シミュレータについて考察する。
- 一般社団法人情報処理学会の論文
- 1989-03-15
著者
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