伝播遅延を考慮した階層型分割可能バスとその評価

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概要

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プロセッサアレイ(以後,アレイという)の計算能力を高める手法の1つとして,グローバルバスの導入が従来から試みられている.ある種の問題はバス構造の相違により,真に計算量が変化することが知られている.バスを時系列的に分割統合可能な分割可能バスを付加したアレイでは,N個のデータの最大値,最小値,総和などの半群計算をO(logN)時間で実行可能である.しかし,分割可能バスでは,バスの途中にスイッチ素子を挿入する必要があるため,アレイの大規模化によっては伝播遅延が無視できなくなる場合も考えられる.本稿では,スイッチ素子による遅延の影響を低減するためバスを階層化させ,挿入されるスイッチ素子数を減少させた階層型分割可能バスモデルを提案し,その評価を行う.遅延を考慮したにも拘らず,半群計算などのリダクションによって計算可能な問題に対しては,従来のバスアーキテクチャより計算量を減少させられ得ることを示す.
一般社団法人情報処理学会の論文
1993-09-27

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