論理回路の正確なタイミング検証のための時間記号シミュレーション
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概要
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論理回路のタイミング検証の一手法として,時間記号シミュレーションという新たな手法を提案する.従来がら提案されている論理回路の記号シミュレーションが,信号線の信号値を記号として扱うのに対し,時間記号シミュレーションは時間を記号として扱う.すなわち,ゲート遅延や入力の変化する時刻を変数で表現することによってそのばらつきをモデル化し,シミュレーション時刻をこの変数を含む式のままで扱うことにより,タイミングの解析を行おうとするものである.本論文では組合せ回路向きの効率的なアルゴリズムとして,時間優先評価アルゴリズム(Tアルゴリズム)に基づく計算法を示す.時刻を表す式の簡単化や比較は,シミュレーション中に現れる式が一次式に限られることに注目し,線型計画法によって処理する.時間記号シミュレーションを用いれば,最大/最小遅延論理シミュレーションで問題となっていた悲観性のない正確な結果が得られるため,ハザードなどによる誤動作の有無を正確に判定することができる.さらに,時間記号シミュレーションでは,シミュレーション結果から直ちに誤動作が起こる条件やクリティカル・パスを求めることができるため,誤動作の原因追跡や設計の改善にも利用することができる.
- 一般社団法人情報処理学会の論文
- 1990-12-15
著者
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