進化的手法に基づく再構成可能な推論ハードウェア
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概要
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FPGA (Field Programmable Gate Array)等の再構成可能な集積回路を利用した推論ハードウェアの設計手法を提案する.本手法では,事例データベースを基に真理値表を作成し,この真理値表が未知事例データ(質問)も正しく包含するように変換する.この変換のためのオペレータの決定に遺伝的アルゴリズムを使用し,そのための遺伝子と染色体構造,および遺伝的操作を提案する.オペレーションを施した真理値表(汎化能力を持つように進化した真理値表)から展開されたANDゲート群に,推論精度を向上させるためのカウンタ,最大値検出回路を付加して推論ハードウェア(専用集積回路チップ)を構成する.本提案手法を英単語の発音記号推論チップの設計に適用し,その性能を評価した.その結果,回路規模266,388ゲート,1音素あたりの推論時間(推論速度)500nsで推論精度81.9%を得た.この推論精度は従来技術である記憶ベース推論とほぼ同等であるが,推論速度は高速で,かつ,ハードウェア量もはるかに小規模である.本提案手法により,推論問題の並列性を直接的にハードウェアに埋め込み,かつ,問題の状況に応じて適応的に再構成できる推論チップが可能となる.
- 一般社団法人情報処理学会の論文
- 1999-07-15
著者
-
安永 守利
筑波大学大学院システム情報工学研究科
-
安永 守利
筑波大学電子・情報工学系
-
安永 守利
日立中央研究所
-
吉原 郁夫
宮崎大学工学部
-
高橋 雅聡
株式会社日立超LSIシステムズ
-
吉原 郁夫
宮崎大学地域共同研究センター
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