共通鍵暗号AESの低消費電力論理回路構成法
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概要
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次期米国標準の128ビット共通鍵ブロック暗号AESにおいて,論理設計の工夫によって回路の消費電力を減らす方法を検討した.今回筆者らが行った調査では, AESの消費電力の大半をS-Boxと呼ばれる非線形変換を行う組合せ回路が占めており, S-Boxの消費電力は回路中を伝播するダイナミックハザードの量で決まる.本稿では,消費電力の少ないS-Boxの論理回路構成法(multi-stagePPRM)を提案する.その方法では,合成体上で演算を行うことによって回路規模を減らすとともに,二段論理を何ステージか直列につなげることによって,各ゲートヘの信号到達時間を揃えハザード発生を減らす.この結果,これまで知られているS-Box回路と比べて半分から3分の1以下の消費電力を達成した.本手法は,S-Boxにガロア体の逆元演算を用いたその他多くの共通鍵暗号回路にも有効である.
- 一般社団法人情報処理学会の論文
- 2003-05-15
著者
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佐藤 証
日本アイ・ビー・エム株式会社 東京基礎研究所
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森岡 澄夫
日本電気システムIPコア研究所
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森岡 澄夫
日本アイ・ビー・エム株式会社東京基礎研究所
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森岡 澄夫
大阪大学大学院基礎工学研究科情報数理系専攻:(現)日本アイ・ビー・エム株式会社
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森岡 澄夫
日本電気株式会社システムipコア研究所
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佐藤 証
日本アイ・ビー・エム株式会社東京基礎研究所
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