高位合成システムによるCPLD設計
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概要
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本稿では高位合成システムと, このシステムからのCPLD設計例について述べる.本システムはVerilog-HDLによる動作記述を入力とし, Verilog-HDLによるデータパス部とステートマシン部のRTL記述情報を得る.この情報より得られるRTL記述は論理合成可能であり, 配置・配線後のタイミング検証でも入力動作記述を満たす正確な結果を得ることができる.また演算器ライブラリーには, 32ビット単精度の演算器, ALU, 比較器をもつ.
- 一般社団法人情報処理学会の論文
- 2000-01-11
著者
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