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松下電器産業株式会社 半導体研究センター | 論文
- Full Top Down Design for Testability Using Multi-Level Partial Scan Design
- 動作機能図入力システム環境でのテスト容易化
- 高速Mic-Cutアルゴリズムを用いたRTレベル回路分割手法
- 高速Min-Cutアルゴリズムを用いたRTレベル回路分割手法
- セル合成におけるトランジスタ配置手法
- 屈曲ゲートを用いたセルレイアウト最適化手法
- トランジスタのレイアウトモデルに柔軟性を持たせたコンパクション手法
- ソフトマクロ生成を用いた信号処理データパス設計手法
- 高速・高精度MOSタイミングシミュレータ
- MOSトランジスタのモデル化と高速な回路シミュレｰション手法
- 大規模回路におけるゲートレベル回路抽出手法
- A-72 映像処理プロセッサのシミュレータの開発(A-3. VLSI設計技術,一般講演)
- テスト容易化設計のためのRTL回路分割手法
- 投機的命令実行機構の性能解析
- 高性能マイクロプロセッサのためのTranslation-Lookaside-Bufferの性能評価
- 二つのしきい値を用いた遅延表現の提案
- モンテカルロシミュレーションを用いた設計マージンの検討
- 「小さな大使」への期待