二つのしきい値を用いた遅延表現の提案
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概要
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Digital CMOSの論理シミュレーションにおいて、低電圧、低消費電力及び高密度なLSIを実現するためには、高精度なタイミングモデルが必要となる。しかし現在のタイミングモデルでは、駆動する負荷容量が小さいゲートの入力に大きな鈍りのある波形が入力された場合に、ゲート遅延時間及び配線遅延時間に負の遅延が生じる場合がある。これは、ゲート遅延時間及び配線遅延時間の遅延定義方法が一つのしきい値を基準にして定義されていることに原因がある。そこで、負の遅延が生じないように従来とは異なる二つのしきい値を用いた新しい遅延定義を行ない、その遅延定義をタイミングモデルに組み込んで高精度なタイミング解析を実現する手法を提案する。
- 社団法人電子情報通信学会の論文
- 1996-03-08
著者
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