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半導体MIRAI-産総研ASRC | 論文
- 23pZN-8 Siの層状酸化
- シリコン表面のLayer-by-Layer酸化
- 還元雰囲気下でのゲート電極形成プロセスによるHfO_2膜の初期絶縁破壊(ゲート絶縁膜,容量膜,機能膜及びメモリ技術)
- 堆積温度上昇によるMOCVD HfO_2膜のフッ酸エッチング速度の急激な低下(ゲート絶縁膜,容量膜,機能膜及びメモリ技術)
- 酸化物ナノ粒子の超臨界水熱合成とハイブリッド材料創製 (特集 有機・無機ハイブリッド材料と光機能)
- 気液ハイブリッド法によるハフニウムシリケート薄膜の作製とその電気特性 : TEOSによるシリケート膜の成長(ゲート絶縁膜,容量膜,機能膜及びメモリ技術)
- A-1-28 表面ポテンシャルMOSFETモデルの遺伝的アルゴリズムを用いた自動合わせ込み技術(A-1. 回路とシステム, 基礎・境界)
- 原子層堆積法による高誘電率ゲート絶縁膜の作製とその特性への基板親水性の影響
- Ni-InGaAs合金を用いた自己整合型メタルソース・ドレインIn_xGa_As MOSFETs(IEDM特集(先端CMOSデバイス・プロセス技術))
- C-12-3 閾値可変型FinFETを用いた0.7V動作演算増幅器の試作(アナログ要素回路,C-12.集積回路,一般セッション)
- Si高指数面酸化過程のリアルタイム光電子分光による評価(ゲート絶縁薄膜,容量膜,機能膜及びメモリ技術)
- 引張りひずみ及びMOS界面バッファ層によるIn_xGa_As MOSFETの移動度向上とその物理的理解(IEDM特集(先端CMOSデバイス・プロセス技術))
- High-k MOS デバイスのしきい値電圧制御におけるhigh-k/SiO_2界面の役割
- エピタキシャルNiSi_2ソース/ドレインにおける原子層オーダーの接合位置制御及びドーパント偏析によるショットキーバリアハイトの低減(ゲート絶縁薄膜,容量膜,機能膜及びメモリ技術)
- CT-2-5 低電圧SRAMデバイス技術(CT-2.サブ0.5V時代に向けた低電圧・低電力メモリ技術,チュートリアルセッション,ソサイエティ企画)
- 原子層堆積法とTiキャップアニールによる極薄SiO_2換算膜厚を持つ high-k (k=40) HfO_2 ゲートスタックの形成
- Tunnel FETの非局所モデリング : デバイスモデルと回路モデル(プロセス・デバイス・回路シミュレーション及び一般)
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