最小コストフローを用いた,指定長配線の改良手法(物理設計, FPGA応用及び一般)
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概要
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近年の回路動作の高速化に伴い,配線遅延の影響はますます大きくなっている.そこで, ICチップ,抵抗,コンテンサ等の回路素子が配置されているプリント基板(PCB)上で,指定される目標配線長との差か小さくなるよう配線することが重要になっている.このため,目標配線長との差ができるだけ小さいリバー配線を,最大フローを用いて求める手法CAFE routerが提案されたが,この手法で得られる配線は多くの場合において,長さが目標配線長と少しずれてしまうという問題があった.そこで本研究では,最小コストフローを用いて目標配線長との差が小さくなるよう配線することを目指した手法を提案する.
- 2013-01-09
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