配線アクティビティを考慮した3次元積層プロセッサ向けフロアプランナ
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概要
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半導体3次元積層技術の進展により,3次元化したプロセッサの性能/パワーバランスが向上することが予測されている.配置配線の3次元化は,プロセススケーリングでは縮まないロングワイヤを幾何学的に縮め,電力消費の主要部分を占めている配線電力を削減することができる.しかし,既存の3次元モジュールマッパでは,配線のコスト関数はスイッチングアクティビティを考慮しておらず,またどのようなフロアプランが得られたかが明らかにされていない.本研究では,パイプラインシミュレータと連携して,モジュール間の通信頻度を考慮する3次元モジュールマッパを提案し,3次元プロセッサのフロアプランおよびそのアーキテクチャへの影響を明らかにする.提案モジュールマッパの出力結果からは,3次元構造を利用した効率的なデータパスやキャッシュ配置が確認された.3層,TSVの配線容量を30μmの通常配線と同等と仮定したときのフロアプランでは,2次元実装に比べて面積を34%,ロングワイヤ電力の近似値である配線アクティビティ値を57%まで削減し,従来のフロアプランナによる3次元実装に対して10%の配線アクティビティ値削減となった.
- 2013-09-25
著者
-
入江 英嗣
電気通信大学大学院情報システム学研究科
-
吉永 努
電気通信大学
-
入江 英嗣
電気通信大学
-
放地 宏佳
電気通信大学大学院情報システム学研究科
-
吉見 真聡
電気通信大学大学院情報システム学研究科
-
稲場 朋大
電気通信大学大学院情報システム学研究科
-
眞島 一貴
電気通信大学大学院情報システム学研究科
-
藤原 大輔
電気通信大学大学院情報システム学研究科
-
放地 宏佳
電気通信大学大学院情報システム学研究科|現在,株式会社ディー・エヌ・エー
-
稲場 朋大
電気通信大学電気通信学部
-
眞島 一貴
電気通信大学情報システム学研究科
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