3次元積層向けブロック配置問題の検討
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概要
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貫通電極を用いた3次元積層技術の進歩により,z軸方向を活用したプロセッサが現実的となってきた.面積増,配線短縮などによるプロセッサ性能のブレイクスルーが期待されている一方,プロセッサコアの3次元化やその設計手法,効果の研究は始まったばかりである.本研究では,プロセッサパイプラインシミュレータの実行結果をもとにブロックレベルの初期検討を行った.各ブロック及びブロック間配線の消費電力を見積もり,これを最小化することで3次元プロセッサ内のブロック配置を最適化する手法により,3次元プロセッサコアのデザインを得た.ブロックレベルで3次元化したプロセッサコアの簡単な配置最適化と見積もりでは,平面配置に対してブロック間通信負荷を約半分に削減できることが分かった.またブロックレベルであれば,最適化も現実的であることが分かった.
- 2011-04-06
著者
-
吉永 努
電気通信大学情報システム学研究科
-
吉永 努
電気通信大学大学院情報システム学研究科
-
吉永 務
宇都宮大学工学部
-
三好 健文
電気通信大学大学院情報システム学研究科|独立行政法人科学技術振興機構
-
入江 英嗣
電気通信大学大学院情報システム学研究科
-
三好 健文
東京工業大学大学院情報理工学研究科|独立行政法人科学技術振興機構
-
松村 雄貴
電気通信大学大学院情報システム学研究科情報ネットワークシステム学専攻
-
松村 雄貴
電気通信大学大学院情報システム学研究科
-
吉永 努
電気通信大学
-
入江 英嗣
電気通信大学
-
三好 健文
電気通信大学大学院情報システム学研究科
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