Design of Producer-order Parallel Queue Processor Architecture
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概要
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In this paper we describe the design of Producer-order Parallel Queue Processor architecture. It is based on Producer-order Queue Computational Model, which uses Queue (FIFO memory) instead of registers as an intermediate storage of operands. Short program length, ILP orientation, and simple instruction issue mechanism are its main advantages, especially if the target is embedded system. Our processor successfully deals with complexity of superscalar machines.
- 社団法人電子情報通信学会の論文
- 2004-01-15
著者
-
吉永 努
電気通信大学大学院情報システム学研究科
-
Yoshinaga Tsutomu
Graduate School Of Information Systems University Of Electro-communications
-
吉永 務
宇都宮大学工学部
-
Abderazek Ben
Graduate School Of Information Systems University Of Electro-communications
-
Sowa Masahiro
Graduate School Of Information Systems University Of Electro-communications
-
Shigeta Soichi
Graduate School Of Information Systems University Of Electro-communications
-
MARKOVSKIJ Arsenij
Graduate School of Information Systems, University of Electro-Communications
-
Markovskij Arsenij
Graduate School Of Information Systems University Of Electro-communications
-
Abderazek Ben
Graduate School of Information Systems, University of Electro-Communications
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