Clock Gatingに基づいたGALS型システムにおける回路性能を考慮したインタフェースの構成法(計算機システム)

概要

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本論文では,Clock Gatingに基づいたGALS型システムにおいて,回路量とデータ通信時の遅延時間のオーバヘッドを低減したインタフェースを提案する.従来のClock Gatingに基づいたGALS型システムでは,送信側のインタフェース内に挿入されている出力ポートと,受信側のインタフェースに挿入されている入力ポートがハンドシェークすることでデータ通信を実行していた.しかし,入力ポートと出力ポートを別々に設計するため,本来共有できるはずの機能や回路が冗長となり,回路量やデータ通信時の遅延時間のオーバヘッドが増大する可能性があった.本研究では入力ポートと出力ポートを一つの回路ブロックとみなして設計し,生成された回路を入力ポートと出力ポートとして分割することで,回路量とデータ通信時の遅延時間のオーバヘッドの低減を図る.更にGALS型システムにおけるデータ通信のタイミングに着目し,各タイミングに最適な入力ポートと出力ポートの挿入法を提案する.この挿入法によりインタフェースが冗長となることを防ぐ.
2011-01-01