差分による遅延測定法の実行時間と面積の削減(遅延故障テスト,VLSI設計とテスト及び一般)
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概要
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近年のVLSIにおける微細化や高集積化,高速化に伴い,回路内の信号伝播時間がわずかに変化する微小遅延欠陥が問題視されている.製造テスト時に微小遅延欠陥を検出する方法として,テスト対象回路内のパス遅延時間を実測する遅延測定手法が用いられる.本稿では,従来研究の差分による遅延測定法における実装回路面積と測定実行時間の削減を目的として,従来手法に対する改良手法を提案する.従来の測定回路構造で用いられていたフリップフロップの冗長部分を削減し,さらにテスト応答をテストデータとして再利用する.これにより,従来手法よりも測定実行時間を45〜65%削減し,面積オーバヘッドを20〜35%程度削減することが可能となる.
- 2010-02-08
著者
-
田辺 融
千葉大学大学院融合科学研究科
-
加藤 健太郎
千葉大学大学院融合科学研究科
-
難波 一輝
千葉大学大学院融合科学研究科
-
伊藤 秀男
千葉大学大学院融合科学研究科
-
加藤 健太郎
信州大工
-
加藤 健太郎
東京大学 大学院 薬学系研究科
-
湊 浩久
千葉大学工学部情報画像工学科
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