差分によるVLSI回路の遅延測定(ディペンダブルコンピューティング)
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概要
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近年のVLSIは微細化や高集積化,高速化が進み,回路動作において信号伝搬が遅れる遅延故障が発生しやすくなっている.プロセスの微細化に伴い,通常の遅延故障テストでは検出できないような微小遅延欠陥が,VLSIの信頼性を下げる要因となっている.このため,テスト対象回路内のパス遅延時間を実際に測定する遅延測定技術を用いて微小遅延欠陥を検出する必要がある.本論文では,新たな遅延測定技術の手法を提案する.提案する遅延測定手法の特徴は,遅延測定用の回路をチップ内に組み込み,差分によって回路の遅延時間を直接測定する点である.Rohm0.18μmテクノロジーを用いたレイアウトにより,提案手法は分解時間0.4ns以下の高い測定精度をもつことを示した.実験より,提案手法を大規模回路に実装することで,従来手法以下の測定時間で面積オーバヘッドを従来より3〜22%程度削減できることを確認した.
- 2010-04-01
著者
-
田辺 融
千葉大学大学院融合科学研究科
-
加藤 健太郎
千葉大学大学院融合科学研究科
-
難波 一輝
千葉大学大学院融合科学研究科
-
伊藤 秀男
千葉大学大学院融合科学研究科
-
加藤 健太郎
信州大工
-
加藤 健太郎
東京大学 大学院 薬学系研究科
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