遅延測定回路によるSFQ論理セルの遅延測定(ディジタル・一般)
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概要
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SFQ論理回路設計において現在、論理セルの遅延時間の回路シミュレーションと実測による結果のずれが問題となっている。その原因としてシミュレーションではシャント抵抗の浮遊インダクタンスを考慮していない影響が挙げられている。今までにJTLの遅延が計測されており、実際シミュレーションよりも遅延時間が小さいことが確認されている。本研究では二重発振器型の遅延時間測定回路を用いて、JTLだけではなく数種類の論理セルについて遅延測定を行った。以上の測定結果に基づきシャント抵抗の浮遊インダクタンスを考慮しない従来のシミュレーション結果とインダクタンスを考慮したシミュレーション結果を比較検討した。
- 社団法人電子情報通信学会の論文
- 2007-01-19
著者
-
吉川 信行
横浜国立大学大学院工学府
-
吉川 信行
横浜国立大学大学院 工学府
-
吉川 信行
横浜国大工
-
西海 尚伸
横浜国立大学大学院工学府
-
中宮 和徳
横浜国立大学
-
吉川 信行
横浜国立大学 工学部 電子情報工学科
-
中宮 和徳
横浜国立大学大学院工学府
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