PMOSFETのSiO_2-Si界面における燐のパイルアップモデル
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概要
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計算機上でプロセス・デバイス・回路をシミュレートし、デバイスの特性を予測するTechnology CAD技術は短TATな製造技術の開発に必要である。特性予測をより正確に行うには地道な実験データの蓄積とモデリングが必須である。一般にpチャネルMOSFETにおいて、nウェル形成用の燐ドーパントにはパイルアップ現象があることが知られており、この現象を取り扱っていない従来のシミュレータでは、デバイス特性予測を大きく狂わすことが知られている。また、SiO2-Si界面において酸化工程、アニール工程後の燐ドーパントの再分布(偏析)があることも一般的に知られている。本報告では、燐ドーパントのパイルアップ現象をモデル化し、種々のプロセス水準に対するpチャネルMOSFETのしきい値電圧の実測結果と比較した結果を述べる。
- 社団法人電子情報通信学会の論文
- 1996-09-18
著者
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