位相比較器と周波数可変発振器の一体化構成による高速デジタルPLL
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概要
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現状ではアナログ方式しか対応できない数MHz以上の高速なPLLを完全デジタル回路で実現する回路構成を考案した。本方式は最先端のCMOS技術を用いて100MHz以上で動作する可能性をもつ。これによりアナログの課題であった(1)広い位相引き込み範囲(2)引き込み時間の短縮(3)複数周波数対応(4)高安定性(5)高信頼性(6)部品点数削減(7)低コスト化等を一挙に改善でき、ハイテク機器(制御、計測、デジタル通信、センサ等)の高性能化、低コスト化に大きな効果がある。最大のポイントは位相比較器と発振器の一体化構成であり、常に完全に等しい時間分解能で両者が動作する。時間分解能はゲート1段の遅延時間であり数十〜数百ピコ秒が期待できる。今回第一段階として1次試作品により周波数逓倍機能を確認したので新規回路方式とともに報告する。
- 社団法人電子情報通信学会の論文
- 1995-09-05
著者
-
服部 正
日本電装株式会社基礎研究所
-
服部 正
日本電装(株)基礎研究所
-
服部 正
(株)デンソー 基礎研究所
-
山内 重徳
(株)デンソーシステム開発部
-
秋田 成行
株式会社デンソー
-
秋田 成行
日本電装株式会社基礎研究所
-
大塚 義則
株式会社デンソー
-
山内 重徳
日本電装株式会社基礎研究所
-
渡辺 高元
日本電装株式会社基礎研究所
-
大塚 義則
日本電装株式会社基礎研究所
-
渡辺 高元
(株)デンソー 基礎研究所
-
大塚 義則
デンソー 基礎研
-
服部 正
日本電装株式会社 基礎研究所
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