低消費電力対応65nmノードCMOSプロセス : LOP対応極浅接合技術、LSTP対応HfSiONトランジスタ技術(VLSI回路,デバイス技術(高速,低電圧,低電力))

スポンサーリンク

概要

• 論文の詳細を見る

• Flash lamp annealing increases the drivability of the pFETs with the shallow extension fabricated by SPE growth without deteriorating Vth roll-off. A high switching speed suitable for 65nm-node LOP has been obtained at the gate length of 35nm by using SPE+FLA activation process. For LSTP devices, HfSiON transistors with EOT=1.5nm have been developed. Fermi-Level Pinning was improved by depositing thin SiN'cap on HfSiON. Tolerable NBTI/PBTI lifetime has been obtained at 1.1V supply voltage.

• 社団法人電子情報通信学会の論文
• 2004-08-13

著者

• 有門 経敏

  半導体先端テクノロジーズ(Selete)

• 大塚 文雄

  (株)半導体先端テクノロジーズ(Selete)

• 佐々木 隆興

  半導体先端テクノロジーズ(selete)第一研究部

• 大塚 文雄

  半導体先端テクノロジーズ(Selete)

• 峰地 輝

  半導体先端テクノロジーズ(Selete)

• 田村 泰之

  半導体先端テクノロジーズ(Selete)

• 安平 光雄

  半導体先端テクノロジーズ(Selete)

• 小崎 浩司

  半導体先端テクノロジーズ(Selete)第一研究部

• 安平 光雄

  半導体先端テクノロジーズ(selete)第一研究部

• 峰地 輝

  半導体先端テクノロジーズ(selete)第一研究部

• 佐々木 隆興

  半導体先端テクノロジーズ(Selete)

関連論文

• 低速陽電子ビームを用いた high-κ 膜の空隙評価
• 高電子移動度0.9nm-EOT TaSix/HfSiONゲートスタックの形成(先端CMOSデバイス・プロセス技術)
• Hf系絶縁膜中の水素原子の原子レベルの挙動の理論的研究 : ホールを起源とした絶縁破壊のメカニズム(ゲート絶縁膜, 容量膜, 機能膜及びメモリ技術)
• HfO_2系high-kゲート絶縁膜信頼性劣化の物理モデル(IEDM特集(先端CMOSデバイス・プロセス技術))
• 半導体の微細化と精密工学への期待
• 300mmCu-CMPの技術開発
• 低スタンバイ電力用途HfSiONトランジスタの高集積化
• 低消費電力対応65nmノードCMOSプロセス : LOP対応極浅接合技術、LSTP対応HfSiONトランジスタ技術(VLSI回路,デバイス技術(高速,低電圧,低電力))
• 低消費電力対応65nmノードCMOSプロセス : LOP対応極浅接合技術、LSTP対応HfSiONトランジスタ技術(VLSI回路,デバイス技術(高速,低電圧,低電力))
• 低消費電力用途を目的とした極浅接合を有する65nmノードCMOSプロセス(IEDM特集:先端CMOSデバイス・プロセス技術)
• ゲート絶縁膜国際ワークショップ(IWGI 2003)会合報告
• 半導体産業の動向と製造装置への要望(WS.3 半導体産業に機械工学はどう貢献するか?)
• High-kゲート絶縁膜を有する65nmノードSRAM技術 (特集 次世代半導体製造のための新プロセス技術・新材料)

もっと見る 閉じる

スポンサーリンク